Cám ơn bác đã ủng hộ và góp ý kiến, bản thân em không bao giờ dùng google dịch vì nó làm sai nghĩa nhiều quá. Do trình độ ngoại ngữ có hạn nên nhiều chữ em không biết dịch trực tiếp mà chỉ hiểu sơ sơ nó như thế nào thôi. Chữ không phải của em nên em giấu làm gì, chỗ nào không hiểu bác cứ lọc ra hỏi lại, nếu biết em sẽ trả lời, không biết thì nhờ cao thủ khác ra tay vậy. Em đã nói từ đầu là nhiều người cho rằng thông số đẹp chưa chắc đã hay, nhưng mục tiêu của em mạch hoạt động trơn tru, đo tốt đã.
Thôi em tiếp đây. Phần 3. Các Class (lớp) khuếch đại công suất Em trình bày phần này theo quan điểm riêng của Self, hơi khác truyền thống khi nay chúng ta vẫn nghĩ, tuy nhiên nếu ngẫm kỹ lại thì quan điểm của ông hoàn toàn hợp lý và khoa học, khi nhắc tới class trong topic này thì mọi khái niệm được hiểu theo quan điểm trên, Thường thì khi hướng tới mạch khuếch đại công suất có đặc tính tốt từ rất lâu mọi người luôn nghĩ đến mạch class-A và class-AB, thực tế thì cái này có từ thời mạch khuếch đại dùng đèn điện tử, đa số chạy class-A và class-AB, mạch đèn class-B quá khó nghe nên nhiều lắm chỉ dùng để làm loa phát thanh công cộng. Qua thời đại của bán dẫn chúng ta có nhiều sự lựa chọn hơn khi thiết kế mạch công suất (chủ yếu là bán dẫn có linh kiện “bù” mà mạch đèn không thể có). Đa số các ứng dụng trong khuếch đại âm thanh là các class như A, AB, B, D, G… trong topic này em sẽ cố gắng tiếp cận và DIY đủ các class kể trên ngoại trừ class D, class D không thể chạy “Blameless engine” được, topic khác sẽ phù hợp hơn. Đa số các tên class được đặt theo thứ tự thời gian phát minh ra, không có nghĩa phân biệt chất lượng như vé hạng A, B trên máy bay… - Class-A: Trong mạch class-A dòng liên tục chảy qua các linh kiện bán dẫn, do đó không có méo do đóng ngắt linh kiện công suất. Class-A cũng chia làm hai loại chính theo cách thức hoạt động, một là class-B (hay mạch đẩy kéo) được bias đủ cao để luôn dẫn dòng qua cả hai vế linh kiện công suất trong điều kiện tải đúng thiết kế, mạch Blameless Class-A theo hướng này, ngoài ra còn có Firstwatt F5 của Nelson Pass, P3A 25W class-A của Rod Elliott, Le Monstre của Jean Higara… Hướng khác là một transistor công suất với tải điện trở hoặc tải chủ động (VCIS), mạch kiểu này cực kỳ đơn giản, đại diện là mạch DoZ, nhiều mạch của cụ Pass như Amp Camp Amp… nhược điểm của class-A là hiệu suất thấp, từ nhược điểm này nảy ra nhiều phiền phức khác. Theo Self thì mạch class-A nếu thiết kế tốt có thể cho thông số về độ méo thấp nhất trong các kiểu mạch. - Class-AB: Class-AB thực tế không hẳn là một class độc lập và được định nghĩa rõ ràng, chính xác hơn đó là sự kết hợp của class-A và class-B. Nếu mạch class-B được bias đủ để lấp méo xuyên tâm, tiếp tục tăng bias thì sẽ chuyển qua class-AB. Dưới một mức công suất tải nhất định mạch chạy pure class-A, trên mức này sẽ có một vế linh kiện ngưng dẫn, linh kiện kia tăng dòng và kết quả là gây ra độ phi tuyến cũng méo do linh kiện đóng ngắt. Linh kiện công suất dẫn khoảng giữa 50% và 100% chu kỳ tín hiệu. Theo Self thì class-AB gây méo nhiều hơn class-B bias đúng. Ngoài ra class-AB có thể xem như chế độ quá tải (chính xác hơn là quá dòng) của mạch class-A khi lái tải có tổng trở thấp hơn thiết kế. Một thực tế là nếu mạch class-B được bias quá mức dẫn đến hoạt động ở class-AB, điều này hoàn toàn không tốt (em đã có nói ở topic “Phân tích kỹ thuật mạch GM” hơn một năm trước), Ben Duncan cũng có phân tích vấn đề “Over biasing” trong sách “High Perfomance Audio Power Amplifier” trang 129/130. Không phải cứ bias cao là tốt, có nếu bias đủ cao để phần “class-A” rộng đến mức cung cấp dòng đủ để nghe nhạc thì công suất tỏa ra cũng lớn không thua gì class-A đâu, thà chơi luôn class-A không thì class-B. Hạn hữu lắm mạch class-A bị quá dòng mới phải chạy class-AB. - Class-B: Class-B (đẩy kéo) là class phổ biến và thành công nhất, hầu hết mạch amplifier bán ra thuộc kiểu này, topic này cũng bàn về class-B là chính. Định nghĩa của Self là mạch công suất được bias vừa đủ để lấp được méo xuyên tâm sẽ hoạt động ở class-B. Mục đích bias là để lấp sự phi tuyến, méo đóng ngắt và đạt độ tuyến tính tốt nhất có thể. Một mạch không được bias (Vbias = 0) thực tế mỗi vế linh kiện không thể dẫn khi tín hiệu nhỏ, tức dưới 50% chu kỳ tín hiệu thì xếp vào class-C đúng hơn. - Class-C: Mỗi vế linh kiện dẫn dưới 50% chu kỳ tín hiệu, không dùng cho audio vì méo quá nhiều, phù hợp với RF vì công suất tiêu hao nhỏ. Tuy nhiên tầng linh kiện phía ngoài của mạch class-G có thể xem như chạy class-C. - Class-D: Thực tế đây không hoàn toàn là mạch khuếch đại mà đúng hơn là mạch điều chế độ rộng xung - PWM, hoạt động theo kiểu đóng ngắt, do kinh kiện công suất chỉ đóng ngắt nên về lý thuyết không có tổn hao công suất, xem như hiệu suất 100%. Thực tế hiệu suất đạt 85-95% là rất cao, tần số PWM cao hơn tần số nghe được (>200kHz)… mạch ngõ ra có bộ lọc thông thấp RLC để làm phẳng lại xung PWM. Class-D vẫn còn trong giai đoạn phát triển và hoàn thiện, ngày nay đã xâm nhập vào thế giới amplifier chuyên nghiệp, loa laptor, điện thoại, tivi, subwoofer… - Class-E: Dùng cho RF, không có ứng dụng audio. - Class-F: Theo tác giả chưa có class-F. - Class-G: Được giới thiệu bởi hãng Hitachi. Ý tưởng là tín hiệu âm nhạc có tỉ số đỉnh/trị số trung bình lớn, mạch sẽ có 2 bộ nguồn (đều là nguồn đôi), 2 tầng công suất trong và ngoài. Bình thường mạch chạy nguồn áp thấp để tiết kiệm năng lượng, tầng trong chạy class-B. Khi có tín hiệu lớn tầng công suất bên ngoài dẫn (chạy “class-C”) và cung cấp đủ áp để tín hiệu không bị xén ngọn. Mạch Blameless này có phiên bản class-G, phù hợp làm phiền hàng xóm hoặc kéo subwoofer. Class-G phổ biến trong giới âm thanh công nghiệp vì hiệu suất cao hơn class-B. - Class-H: Tương tự như class-G, tuy nhiên thay vì 2 tầng công suất thì chỉ có tầng trong chạy class-B, tầng ngoài dạng đóng ngắt (nội trở nhỏ, ít tổn hao). Khi tín hiệu cao thì tầng ngoài cấp nguồn cao hơn để tín hiệu không bị xén. Khái niệm class-G/H Anh, Nhật (theo quan điểm bài viết này) ngược với Mỹ, class-G của Mỹ là class-H của Anh/Nhật và ngược lại. - Class-S: Đặt tên theo Dr. Sandman, một vế chạy class-A dòng nhỏ, vế kia chạy class-B nhằm tăng tổng trở tải để dòng nhỏ của class-A vẫn đủ cấp tải. Phức tạp và không phổ biến. - Class-T: Công nghệ class-D và thương hiệu của hãng Tripath (một trong những hãng dẫn đầu về công nghệ class-D). Thực chất là class-D với tần số PWM rất cao và một số công nghệ khác, thường đóng gói dạng IC. - Class-XD: Thương hiệu của Cambridge (UK), XD = Crossover Displacement, dùng một nguồn dòng điều khiển được mắc giữa ngõ ra với nguồn âm, xả bớt nguồn xuống nguồn âm mục đích cũng để lấp méo xuyên tâm. Hai sản phẩm thương mại Cambridge Azur840A và Azur840W không khác gì hơn là mạch Blameless chạy class-XD và cũng do Self thiết kế. - … (còn tiếp: Phần 4. Nguyên lý cơ bản mạch Lin và các nguồn gây méo)
Phần 4. Nguyên lý cơ bản mạch Lin và các nguồn gây méo Mạch khuếch đại cơ bản hoạt động như thế nào? - Trở lại với topo Lin quen thuộc đã nói ở phần trước, ở đây em trình bày mạch chi tiết hơn (các bác đừng làm theo mạch này, chưa ổn đâu, schematic nào có thể hiện thực hóa em sẽ nói rõ, hình em vẽ lại theo sách (Fig 3.1).
- Sẽ có ý kiến cho rằng topo Lin là quá đơn giản và tầm thường, tuy nhiên chính những cái tầm thường, cơ bản như vậy lại cho những kết quả rất bất ngờ, minh chứng là mạch Naim (mạch Lin kinh điển, tần xuất quasi-complementary…) làm mưa làm gió bấy lâu nay ngoài chất âm quyến rũ ra còn có ưu điểm rất lớn là ít kén linh kiện, làm đúng schematic hãng hơi khó nhưng mạch chấp nhận cả những linh kiện bình thường nhất, tất nhiên là vẫn chạy tốt. Đơn giản là một ưu điểm không thể phủ nhận. Sau đây là những ưu điểm khác của mạch Lin. - Tầng nhập (IPS) có ưu điểm nhất định trong việc giảm bớt méo dạng, hoạt động ổn định vì nó là transconductance stage (tầng điện dẫn truyền), nhận áp, cho ra dòng. Như em đã nói ở trên thông số quan trọng của tầng này là transconductance (điện dẫn truyền) và tính bằng [mS], thông số này phụ thuộc vào tính chất vật lý của transistor, các linh kiện ngoài, có thể tính gần đúng được và không phụ thuộc vào Hfe của transistor (Hfe là một số thay đổi liên tục theo linh kiện, dòng áp, nhiệt độ… và một thiết kế tốt đúng ra nên càng ít phụ thuộc vào Hfe càng tốt). - Điện áp kích vào cực B của transistor VAS thực tế rất nhỏ, thậm chí méo dạng nghiêm trọng, cơ bản vì chỗ đó là kích dòng chứ không phải kích áp. Như phần 1 chúng ta đã biết tầng VAS là transimpedance stage (transresistance stage) – tầng trở kháng truyền (điện trở truyền) nhận dòng vào chứ không phải áp vào. Ở tần số thấp khi hệ số hồi tiếp toàn cục lớn sẽ tuyến tính hóa tầng này (thông qua tầng IPS), ở tần số cao khi hồi tiếp toàn cục bị suy hao thì chính hồi tiếp cục bộ thông qua tụ bù Cdom sẽ làm công việc đó. Như vậy ngoài việc giúp ổn định mạch thì Cdom còn tạo hồi tiếp âm cục bộ tăng độ tuyến tính mạch. - Tạm chia hoạt động của mạch thành 2 phần ở hai miền tần số thấp (LF) và tần số cao (HF). - Ở miền tần số thấp (LF) mạch có độ lợi tính được như sau: LFgain = gm.β.Rc LFgain: độ lợi vòng hở tần số thấp gm: điện dẫn truyền (transconductance) của mạch IPS, tính được gần đúng, sẽ trình bày khi thiết kế mạch IPS. β: Độ lợi dòng hiệu dụng của transistor VAS (không nhầm lẫn với β của mạng NFB phần 2). Rc: điện trở hoặc trở kháng tải cực C của transistor VAS. - Khó khăn ở đây là cả β và Rc đều khó đoán vào không ổn định, nhiều lý do mà tải thuần trở cực C cho VAS thực tế không được sử dụng mà thay bằng nguồn dòng hằng hoặc tải bootstrap, cả 2 tải này đều có trở kháng không ổn định. Kết quả là LFgain xem như chỉ mang tính ước lượng, cũng không sao vì thực tế LFgain không ảnh hưởng nhiều tới hoạt động của mạch. - Ở miền tần số cao (cái này quan trọng và ta sẽ gặp lại công thức này khi tính toán mạch Blameless): HFgain = gm/(ω.Cdom) P1 = 1/(β.Rc.Cdom) HFgain: độ lợi vòng hở tần số cao ω: tần số góc, công thức cơ bản ω = 2ᴨf (f[Hz]) - Như vậy độ lợi của mạch ở tần số cao tính được và sẽ là cơ sở để thiết kế mạng hồi tiếp đạt đến giới hạn ổn định. - Một ý kiến khác là do chạy kiểu CE nên thực tế tổng trở ra của mạch VAS cao, sẽ gặp rắc rối khi lái một tải không ổn định về tổng trở vào như mạch OPS, thực tế do hiệu ứng hồi tiếp của Cdom ở tần số cao sẽ làm giảm tổng trở ra của mạch VAS, đủ để vượt qua sự biến đổi tổng trở vào và không cân Hfe của transistor công suất mạch VAS. Các ưu điểm khác của kết cấu Lin kinh điển: - Cặp vi sai đầu vào giúp dễ dàng tạo nên mạch công suất ghép DC (nhiều cái lợi khi ghép DC) và không cần thiết có tụ xuất âm cũng như tụ liên lạc giữa các tầng. Cấu tạo vi sai còn cho phép loại bớt méo hài bậc hai, điều mà mạch dùng 1 transistor đầu vào bó tay. Chú ý chút là phải chọn linh kiện 2 vế vi sai cân nhau để giảm DC offset. - Mạch vi sai có Vce ít thay đổi (giảm được hiệu ứng Early) và có công suất nhiệt cũng tương đương -> giảm trôi nhiệt và DC offset. - Mạch IPS gần như không có độ lợi áp nên triệt tiêu được hiệu ứng Miller do điện dung ký sinh (Hiệu ứng Miller phụ thuộc vào độ lợi áp của mạch CE). Toàn bộ hiệu ứng Miller do VAS gánh hết vì có độ lợi áp lớn, một lần nữa giải pháp là tụ Cdom, cái gì không tránh được thì phủ đầu nó luôn, dù sao hiệu ứng Miller do Cdom gây ra cũng dễ đoán được và được tính toán chủ động trong thiết kế. - Hồi tiếp âm sẽ suy giảm ở tần số cao, do độ lợi vòng hở chủ động được thiết kế suy giảm theo tần số (điều kinh khủng nhất là chạm giới hạn lề pha (phase margin) khi độ lợi vòng hở vẫn lớn hơn 1 mà trễ pha đạt tới 180 độ, hồi tiếp âm sẽ thành hồi tiếp dương và sò công suất hoặc loa treble lên khói…), chính Cdom sẽ tạo hồi tiếp cục bộ tuyến tính hóa VAS, mặc khác Cdom >> Ccb transistor VAS, loại bỏ ảnh hưởng bất định của Ccb ký sinh này. Giới thiệu các nguyên nhân gây méo chính: - Mục tiêu của chúng ta là làm giảm tốt đa méo hài trước khi đóng vòng hồi tiếp chính, muốn vậy thì cần phải có nghiên cứu nghiêm túc về méo hài xảy ra trong mỗi khối và tìm hướng khắc phục, mỗi một topo, thậm chí mỗi “class” khuếch đại khác nhau có những nguyên nhân gây méo riêng, topic này chủ yếu nhắm vào mạch class-B với topo Lin.
- Méo dạng từ 1 đến 7 cơ bản hơn và được biểu thị ngay trên sơ đồ mạch. 1. Méo dạng tầng IPS: Chủ yếu do độ phi tuyến của tầng IPS. 2. Méo dạng tầng VAS: Chủ yếu do độ phi tuyến của tầng VAS. 3. Méo dạng tầng OPS: Cũng do sự phi tuyến, đặc biệt ở class-B có méo xuyên tâm (crossover distortion) và méo này là một trong những méo dạng ảnh hưởng nhiều và khó hạn chế được. Ngoài ra còn có méo do đóng ngắt linh kiện công suất, với class-G còn có méo gây ra do chuyển mức điện áp làm việc. 4. Méo dạng do tải phi tuyến lên tần VAS: Do sự phi tuyến và thay đổi liên tục của tổng trở vào tầng OPS ảnh hưởng lên tầng VAS vốn có tổng trở ra tương đối cao. 5. Méo do dòng nạp xả tụ ổn nguồn: Có thể do đi mass sai, phụ thuộc layout. 6. Méo cảm kháng nguồn: Nguồn có các đường mạch dòng cao, áp cao, có thể ảnh hưởng lên tầng tín hiệu nhạy cảm kiểu xung nhiễu. 7. Méo do lấy sai điểm hồi tiếp: Lấy điểm hồi tiếp sai, thường do layout. 8. Méo tụ điện: Do đặc tính phi tuyến, sự không hoàn hảo và các tham số kí sinh của tụ điện, nhất là tụ hóa. 9. Méo điện từ: Có thể do tín hiệu đi qua hoặc đi gần các vật liệu sắt từ gây méo phi tuyến. 10. Méo do dòng ngõ vào: Do sự phi tuyến trong đặc tính VI của tầng đầu vào, phụ thuộc vào tổng trở ra của mạch nguồn tín hiệu, dòng chạy qua điện trở sẽ có sụt áp gây méo. 11. Méo do mạch bảo vệ: Mạch bảo vệ có thể hoạt động sớm hơn yêu cầu gây ra méo dạng nghiêm trọng tín hiệu. - Trong mỗi phần thiết kế chúng ta sẽ cố gắng loại bỏ những méo dạng có thể loại bỏ được. (còn tiếp: Phần 5. Tầng ngõ vào(IPS) )
Phần 5. Tầng ngõ vào (IPS). - Nhiệm vụ của tầng ngõ vào: Tầng ngõ vào đảm đương vai trò rất là quan trọng khi lấy tín hiệu đưa vào trừ đi tín hiệu hồi tiếp từ mạng hồi tiếp đưa về, rồi đưa ra tính hiệu sai biệt (error) để lái tầng VAS. Như đã nói ở trên tầng ngõ vào là tầng điện dẫn truyền (transconductance stage) nhận áp và cho ra dòng, thông số quan trọng của tầng là điện dẫn truyền - gm (transconductance) thường được tính bằng [mS] và hoàn toàn tính được, ít ra cũng tính được gần đúng và đây là một trong hai thông số quan trọng để quyết định độ lợi vòng hở của mạch tại tầng số cao. Thông số còn lại là giá trị tụ Cdom, quyết định giá trị tụ Cdom phải dựa trên cơ sở biết được gm của tầng ngõ vào. - Sử dụng ngõ vào cặp transistor vi sai (hay còn goi là LTP) có nhiều lợi ích, đặc biệt là ổn định DC offset ngõ ra, ngoài ra cặp LTP còn ít méo hơn transistor đơn. - Cấu hình cơ bản của cặp LTP tầng ngõ vào:
(a) Cặp vi sai với nguồn cấp đơn giản là trở hạn dòng. (b) Cặp vi sai với nguồn dòng hằng chủ động (Q1). (c) Cặp vi sai với nguồn dòng chủ động và tải chủ động dạng gương dòng điện. - Khi đã quyết định chọn cặp vi sai làm tầng ngõ vào thì bước tiếp theo là tìm cách cải tiến nó. - Nhiệm vụ của cặp vi sai là khuếch đại tín hiệu sai khác giữa hai tín hiệu chứ không phải khuếch đại bản thân mỗi tín hiệu. Tham số quan trọng của một mạch vi sai là CMRR (tỉ số nén tín hiệu đồng pha…) tức là tỉ số giữa độ lợi kiểu vi sai (Ad) trên độ lợi kiểu chung (Ac). CMRR = Ad/Ac - Thực tế cặp vi sai có thể xem như có hai kiểu hoạt động, khi tín hiệu đồng pha, tức là 2 vế giống nhau (cùng lên, cùng xuống) thì cả hai transistor xem như hoạt động kiểu chung C (CC) hay theo E (EF), tức à Vb thay đổi kéo theo Ve cũng đi theo. Vì tín hiệu lấy ra cực C nên muốn tín hiệu không đổi (để có CMRR cao) nên bắt buộc dòng Ic không đổi, như vậy Ie cũng phải không đổi -> tổng Ie 2 vế cũng không đổi, trong khi Ve rõ ràng là thay đổi (E theo B). Muốn đạt được điều đó thì có hai cách: Hoặc là dùng điện trở rất lớn mắc lên nguồn rất lớn để cho sự biến đổi Ve thực sự là không đáng kể so với áp nguồn (a). Cách thứ hai là dùng nguồn ổn dòng chủ động (b), (c). - Điện áp nguồn tầm vài chục V, điện áp ngõ vào tầm vài V thực sự thì cũng rõ ràng cách này không hiệu quả lắm trong việc cải thiện CMRR, tuy nhiên thực tế vẫn có nhiều hãng làm kiểu này. Cá biệt có hãng còn dùng điện trở và ghim lên áp có 15V thôi. - Cách dùng nguồn dòng rõ ràng là ưu việt hơn vì cải thiện được CMRR và cả PSRR vì hạn chế được sự phụ thuộc vào nguồn. Nguyên tắc hoạt động nguồn dòng kiểu này nói sơ lại để bác nào chưa nắm hiểu hơn: 2 diode được dùng trở hạn dòng kéo xuống mass để tạo ra áp tham chiếu bằng 2Vd khoảng 1.3V tại cực B của BJT, trở cực E của BJT chính là trở xác định dòng của nguồn, vì Vbe cũng ít thay đổi (đặc tính của diode BE để đảm bảo BJT dẫn) và cũng tầm 0.65 nên áp trên 2 đầu trở cực E được giữ ổn định, nên dòng qua nó cũng ổn định. Vì Ib nhỏ so với Ic nên xem như Ic = Ie và kết quả là giá trị nguồn dòng này bằng 0.65/Re. Khi dòng tăng áp trên Re tăng làm giảm Vbe, BJT có xu hướng “bớt dẫn” và ngược lại. Cải tiến thêm nữa là tìm cách tăng chất lượng nguồn dòng. - Tiếp theo để cải thiện CMRR ngoài cách dùng nguồn dòng (giảm Ac) thì còn cách tăng độ lợi vi sai (Ad) bằng cách dùng tải chủ động dạng gương dòng điện. Nguyên tắc là copy dòng một vế đưa qua vế kia, nhờ vậy tăng gấp đôi Ad nên tăng CMRR. Ngoài ra việc áp dụng gương dòng điện này còn giúp tránh tình trạng mất cân đối 2 vế khi dùng tải điện trở. Sử dụng gương dòng điện còn có lợi nữa là tăng gấp đôi điện dẫn truyền gm (transconductance) của mạch ngõ vào, nhờ vậy có thể áp dụng giá trị Rdegen (trở thoát cực E cặp vi sai) lớn chút để tạo hồi tiếp cục bộ giảm méo phi tuyến (em sẽ giải thích ở phần sau).
Anh rất kết những topo mạch đơn giản như thế này,rất hiệu quả em à.Cứ mộc mạc như vậy ,anh em dễ làm là rất sướng Một mạch theo topo này cũng ok nè...
Đơn giản dễ làm, chính vì muốn mọi người cùng hiểu rõ mới bắt tay vào làm nên em mới làm phần lý thuyết kỹ chút. Mạch Nhựt bổn chạy kiểu này đầy. Topo đối xứng như Leach, Krell, Firstwatt F5 (F5 cay nhất con JFET P-channel)... lại có nhược điểm kén linh kiện (phải cân) và không ổn được dòng VAS. Topo Otala-Hitachi cũng là một mạch rất hay. Mạch này chỗ nguồn dòng VAS dùng 2 trans kiểu feedback là có lý do đó anh, nó đụng chạm tới slew rate. Gần đây em mới thấy schematic nhất là đồ hãng ẩn chứa nhiều "trí tuệ" trong đó lắm chứ không đơn giản cứ tính đại đại rồi úp luôn vào (hồi đầu cách đây 3 năm em cũng mần 1 con MOSFET 40W trước cả GM theo topo Otala), giờ nghĩ lại mạch thiết kế tệ quá. Mạch này khác mạch Blameless chỗ Cdom không hồi tiếp về cực B của BJT VAS mà dập luôn xuống mass (kiểu shunt).
Tiếp: - Chọn cặp vi sai NPN hay PNP? Sẽ phải cân nhắc khi chọn cặp vi sai NPN hay PNP? Điều này làm đảo ngược toàn bộ topo mạch. Mạch Blameless dùng cặp vi sai PNP vì 2 lý do: PNP được cho có độ ồn thấp hơn NPN (không chắc lắm) và lý do chính là ưu tiên để BJT NPN làm VAS vì điều kiện làm việc của VAS khá nặng nhọc, BJT NPN thường có thông số tốt hơn và các yếu tố ký sinh thấp hơn BJT bù với nó.
Em nhớ không nhầm ngày xưa có bác chê cái topo này "cùi bắp"....ôi cái gì cũng giống thời trang, xoay như đèn cù, ống loe ống túm không thành vấn đề....nhưng chất (levi's,wrangler ....) thì ai dám phủ nhận....
Nếu bác dịch thì nên suy xét thông tin trong tài liệu chú Tây, còn đã biến thành của bác rồi thì cũng thử xem lại. Nếu cho rằng BJT vào áp ra dòng như bác nói (Tức là đã xem Ib rất nhỏ) thì Ic của con visai là dòng tỉ lệ với áp vào là đương nhiên. Nhưng dòng này đã biến thành áp trên tải 2K2 như hình bác vẽ và khi đưa sang Vas nó đã là áp rồi. Nếu nói visai là khuyếch đại transconductance là hoàn toàn không đúng. Còn tại sao dùng BJT kênh P để làm vi sai em cho là không tốt như kênh N, để đạt dòng áp tương đương kênh N tranzitor kênh P cần diện tích bán dẫn lớn hơn do vậy ồn hơn và tụ ký sinh lớn hơn. Khi dùng BJT S/N sẽ cỡ 120dB, còn dùng Jfet sẽ có thể đạt tới 140dB. Đây là khoảng cách rất xa.
Cám ơn bác đã góp ý và đặt câu hỏi. Tài liệu em đọc thấy hợp lý rồi mới post lên chứ không phải đơn giản chỉ dịch lại, chỗ nào hoài nghi em có nói. Về bản chất BJT là nguồn dòng phụ thuộc dòng (hồi đi học em nhớ vậy), tức là vào dòng Ib sẽ có dòng Ic lớn hơn hfe (hfe hay beta là thông số đặc trưng của BJT) lần chảy qua BJT, tuy nhiên thật không may là hfe rất không ổn định, trong datasheet hfe là một đường cong theo dòng Ic, theo nhiệt độ... thậm chí hãng còn phải phân loại ra bán, cùng một tên BJT có nhiều dòng hfe khác nhau do sai số sản xuất... thế nên hfe (beta) là một số khá bất định và thiết kế tốt nhất không dựa quá nhiều vào số này. Chuyện gm (transconductance) thì lại dễ đoán hơn, mặc dù là nguồn dòng phụ thuộc dòng nhưng do đặc tính vật lý của BJT, luôn tồn tại một điện trở re' nối tiếp với cực E (tính tương đương, dùng khi thiết kế), re' = Vt/Ic, Vt = 0.026 (tại 25 độ C), giá trị tương đương hoàn toàn tính được bằng Ohm còn nghịch đảo của nó tính bằng Siemens chính là gm (chỉ xét mạch đơn 1 BJT, cặp vi sai dùng gương dòng điện từ từ em sẽ tính sau). Bản thân gm của BJT không cố định mà phụ thuộc vào dòng Ic. Nhà sản xuất BJT không cho trước gm. Còn JFET thì bản chất là nguồn dòng phụ thuộc áp nên khái niệm transconductance đặc trưng và gần gũi hơn với JFET. gm hay Yfs là thông số đặc trưng của JFET cho trong datasheet, nhưng cũng như hfe của BJT thì số này không ổn định. Giá trị của gm JFET chính là đường cong Ids/Vgs trong datasheet, vì là đường cong nên nếu dùng JFET phải chọn điểm làm việc sao cho thẳng nhất có thể. Bác tham khảo thêm ở đây có hướng dẫn tính: http://en.wikipedia.org/wiki/Transconductance Chuyện trở 2k2 em vẽ minh họa, đúng là có dòng qua sẽ tạo áp, nhưng bác nghĩ sao nếu xét ý tưởng BJT vi sai "rót" dòng qua cực B của BJT? Thực tế thì quan hệ Vbe/Ic của BJT VAS không có tuyến tính và thực tế Vbe thay đổi rất ít, mà bản thân VAS cũng không tuyến tính lắm đâu, ở đây tín hiệu xét về bản chất lại là dòng chứ không phải áp. Chuyện BJT PNP ít ồn hơn NPN tác giả có nói, nhưng chính em cũng không chắc lắm và cái nào không chắc em có nói rõ, có thể là do dòng đa số trong PNP là lỗ chứ không phải hạt như NPN, có thể lỗ ít "linh động" và duy chuyển khó khăn hơn hạt nên ít ồn hơn (em tự suy đoán, không chắc), lý do chính chọn vi sai PNP theo em là để ưu tiên cho VAS dùng NPN vì em đồng ý với bác là thông số PNP không tốt bằng NPN và tụ kí sinh ảnh hưởng lên VAS nhiều, mà PNP thường tụ kí sinh lớn và Ft nhỏ hơn NPN.
Em tiếp... - Chọn loại linh kiện cho tầng ngõ vào, BJT hay FET? Tất cả mọi tần khuếch đại của mạch khuếch đại công suất cần có sự cân nhắc giữa BJT và FET. Theo quan điểm của Self thì nhờ tính ổn định và dễ đoán của quan hệ Vbe/Ic cũng như điện dẫn truyền (transconductance) cao của BJT kiến chúng trở nên phù hợp tại mọi vị trí của mạch ba tầng topo Lin cơ bản. - Lợi ích của việc dùng FET (JFET) làm cặp vi sai: Không có dòng cực G đối với FET vì tổng trở vào cao. Tuy nhiên vẫn có vấn đề vì dòng rỉ qua cực G tăng cao theo nhiệt độ (khó đoán). - Nhược điểm của việc dùng FET: Điện dẫn truyền là thấp khi so với BJT, dẫn đến việc thêm trở thoát cực S (Rdegen) khó khăn hơn trong khi vẫn phải duy trì gm đủ lớn. Nếu thêm Rdegen vào BJT để có cùng gm với FET thì BJT khi đó có độ tuyến tính tốt hơn. Sai số Vgs (do chế tạo) của JFET lớn dẫn đến vấn đề mất cân bằng và DC offset cũng lớn hơn. Cách khắc phục hoặc là matching từng con một, như vậy phải mua rất nhiều JFET mà lại phí vì mạch chỉ dùng có 1 cặp. Cách khác là dùng cặp matched nhưng rõ ràng mấy cặp này vừa mắc vừa khó kiếm (2N5565, 2N5912…), trong khi BJT phổ thông có sai số Vbe thấp hơn, phần lớn DC offset gây ra do mất cân đối dòng Ib, giải quyết bằng việc chọn trở cực B phù hợp hoặc matching, trong trường hợp matching thì do nhiều tầng khác cũng dùng 1 loại đấy nên đằng nào cũng phải mua nhiều, những BJT không matching được đem để ở chỗ khác hoặc những vị trí ít quan trọng… Độ tạp nhiễu của mạch sẽ xấu đi nếu được lái bởi nguồn trở kháng thấp (Self chỉ phát biểu chứ không giải thích). Theo em JFET thêm một nhược điểm nữa là JFET P-channel rất hiếm (càng hiếm có ở dạng JFET đôi) nên bắt buộc lại phải làm VAS PNP, mà như đã nói ở trên thì VAS NPN lợi hơn. - Như vậy mạch Blameless yên tâm mà dùng BJT không cần lăn tăn JFET nữa, và dùng cùng loại với các vị trí khác nên các bác cứ yên tâm mua một nắm về tha hồ matching, không được cắm chỗ khác, thực tế BJT giá rẻ hơn JFET nhiều và cũng dễ mua chính hãng hơn. Vì nhiều lý do mà JFET giờ ít được sử dụng nữa và các hãng cũng ngưng sản xuất nhiều dòng JFET. Những BJT đời mới có Hfe rất cao nên vấn đề tổng trở vào và dòng Ib không còn quá nghiêm trọng nữa. - Có vẻ Self không thích FET lắm, tuy nhiên có một topo mạch cho FET rất hay là kiểu mạch Otala-Hitachi mà nổi đình nổi đám là mạch Hero và mạch GM chắc các bác ai cũng biết. Mạch MOSFET 40W đầu tiên em làm cũng chạy theo topo này, tuy nhiên lúc đó trình còi thiết kế chưa tốt nên nếu có bác nào đào lại được topic của em năm nào (trước cả topic GM của bác Ultraline và Hero) thì cũng chớ làm. Nếu có điều kiện em sẽ làm tiếp một số mạch theo kiểu này. Trong cuốn 6th thì tác giả có đề cập lại topo này.
Lựa chọn, tính giá trị linh kiện và tuyến tính hóa tầng ngõ vào. - Phần trên chúng ta đã fix được kiểu mạch và hướng giải quyết là dùng BJT vi sai PNP, nguồn dòng đuôi cực E và tải chủ động dạng gương dòng điện cực C. Giờ phải tìm cách tối ưu hóa, tính toán giá trị linh kiện và fix mạch. - Như đã nói ở trên, chất lượng nguồn dòng hằng ảnh hưởng tới CMRR và PSRR của mạch, đầu tiên là tối ưu hóa nguồn dòng. Nguồn dòng cơ bản có mấy kiểu sau đây.
(a) Kiểu truyền thống gồm 2 diode như đã nói ở trên, dùng được nhưng thông số vẫn chưa tốt lắm, cải tiến bằng cách tăng áp tham chiếu để tăng độ hồi tiếp dòng nhằm cải thiện thông số nguồn dòng. 2 diode có thể thay bằng LED hoặc Zener, tuy nhiên dùng riêng cho tầng đầu thì không sao chứ dùng chung lấy điểm tham chiếu cho nguồn dòng do sụt áp lớn (nếu dùng LED, Zener ) nên sẽ gây clip sớm và không tận dụng được áp nguồn. (b) Tương tự kiểu (a), thay một diode bằng “transdiode” tức là BJT nối tắt CB để lấy diode BE, kiểu này cho ổn định nhiệt tốt hơn kiểu truyền thống. Ưu nhược điểm tương tự kiểu trên. (c) Kiểu hồi tiếp vòng kín chủ động gồm 2 BJT. Nguồn này do có hồi tiếp chủ động nên thông số tốt ngang 2 mạch đầu dùng zener nhưng được ưu điểm lớn là ít gây sụt áp, có thể dễ dàng làm tham chiếu cho mạch nguồn dòng VAS, các bác có thể tham khảo tài liệu của Bob Cordell vì Self không giải thích rõ phần này. - Mạch Blameless dùng kiểu (c). - Cải thiện nguồn dòng để tăng PSRR. Bước tiếp theo là cải thiện nguồn dòng để tăng PSRR. PSRR tức là tỉ số kháng gợn nguồn, CCS phải được thiết kế sao cho có khả năng giữ ổn định ngay cả khi nguồn nuôi thay đổi. Điều này giúp ổn định mạch và tăng PSRR, về lý thuyết thì nguồn dòng lý tưởng sẽ có dòng cố định không thay đổi theo nguồn, thực tế không được như vậy nhưng hoàn toàn có thể cải thiện được. Sơ đồ hoàn chỉnh được vẽ như sau:
- Mạch được sửa lại trở bias thành cầu phân áp gồm hai trở 10k, tụ C2 tạo thành với cầu phân áp này một mạch lọc thông thấp với điểm tham chiếu là nguồn dương. Nói cách khác nhở C2 nên điểm giữa 2 điện trở 10k lên cùng lên, xuống cùng xuống với nguồn. Nhờ đó ổn định được dòng qua Q2 và cũng ổn định luôn dòng cấp cho cặp vi sai. Trở 1k tại cực B Q2 có tác dụng cách ly cực B để tăng độ ổn định, thường chọn 1k và giá trị không quan trọng lắm (theo Bob Cordell). Trở 330R set dòng qua cặp vi sai, dòng Iltp = 0.65/R, trên hình set tạm khoảng 2mA (1mA mỗi vế vi sai). Ngoài ra còn có tiện ích khác là có sẵn điểm tham chiếu (V+ - 1.3V) cho CCS tầng VAS. Đây chính xác là mạch sử dụng trong phiên bản “Blameless” đầu tiên. - Vấn đề tiếp theo là thiết kế tải gương dòng điện. Tải gương dòng điện copy dòng một vế đưa qua vế còn lại, cưỡng bức dòng 2 nhánh vi sai gần bằng nhau, nhờ đó tăng độ cân bằng của tầng vi sai ngõ vào đồng thời nhân đôi tín hiệu ngõ ra (kiểu lấy của một bên đắp qua bên còn lại), điện dẫn truyền của tầng đầu nhờ vậy cũng được nhân đôi. Cấu tạo cơ bản nhất chỉ gồm 2 BJT như hình dưới đây (bên trái):
- Thực tế thì do bản thân 2 BJT Q4 và Q5 không cân nhau tuyệt đối nên cần phải thêm 2 điện trở Re vào để đảm bảo độ cân bằng cho mạch, giá trị Re tính sao cho sụt áp trên nó khoảng 100mV (theo cả Self và Cordell), thực tế xem nhiều mạch thì em thấy giá trị sụt áp này là khoảng 100mV±50, mặc khác giá trị này chỉ cần có là được, không quan trọng lắm. Cải tiến thêm nguồn dòng có thể làm gương dòng 3 hoặc 4 BJT kiểu EFA hoặc nguồn dòng Wilson… sai số sẽ còn là rất nhỏ, tuy nhiên ứng dụng cho mạch Blameless gương dòng 2 BJT là đủ. - Sau khi quyết định xong nguồn dòng và tải gương dòng điện thì công việc tiếp theo là tuyến tính hóa bản thân cặp vi sai và chọn dòng bias phù hợp.
Với mạch visai kiểu này luôn đưa ra điện áp, mà đó là thứ mà nhà thiết kế lấy ra. transconductance amp là mạch đưa vào điện áp rồi lấy ra dòng. Em chưa thông cách giải thích của bác.
"Nhà thiết kế" ra mạch Blameless là Douglas Self chứ không phải em và em đọc thấy ông nói hợp lý nên mới dich lại và đưa lên đây, theo em biết thì nhà thiết kế Self lấy ra dòng chứ không có lấy áp như bác nói. Tầng vi sai đầu lấy điện áp vi sai đưa ra dòng -> transconductance, tầng VAS nhận dòng từ tầng vi sai đưa về, cho ra áp "full swing" và cung cấp toàn bộ lợi áp -> transimpedance. Đồng ý là có dòng Ib VAS, dòng Ib VAS thay đổi thì áp Vb VAS dũng thay đổi nhưng xét về bản chất tín hiệu chỗ này là dòng, và ta sẽ áp dụng nó để tính độ lợi vòng hở (dẫn đến thiết kế mạng hồi tiếp và ổn định cao tần) và cả slewrate của mạch, chỗ này hay lắm, từ từ em nói tiếp. Bản thân mạch vi sai đầu vào dùng tải điện trở nếu chạy không tải và đo áp 2 bên cực C của BJT vi sai thì sẽ cho ra áp, điều này không có gì lạ. Tuy nhiên mạch luôn chạy có tải là cực B của VAS nên không hẳn như vậy. Thực tế áp Vbe của tầng VAS thay đổi rất ít, đơn giản là cực E của BJT VAS cắm thẳng xuống mass hoặc nhiều lắm là qua một điện trở nhỏ (để làm cảm biến dòng bảo vệ VAS) và dòng qua VAS được ổn dòng bởi nguồn dòng phía trên => áp Ve cũng xem như cố định. Vbe của BJT VAS thực tế không có thay đổi mấy đâu vì áp Vbe là điện áp thuận diode luôn bằng khoẳng 0.65V và chỉ thay đổi chút ít. Em biết khái niệm này nghe lạ và khó chấp nhận nhưng không sai đâu bác àh.
Nếu cũng topo này Vas là Fet chứ ko phải BJT (Fet nhận áp ra dòng) thì rõ ràng tầng Vi sai phải cấp ra áp trên trở tải của mạch vi sai. Trong tính toán đều phải coi Ib như là rất nhỏ, vậy tầng Vas không thể lấy dòng từ tầng vi sai được. Vẫn chưa thông :roll:
Kinh nghiệm cho thấy vi sai PNP "hay" hơn NPN rất nhiều, và cái mạch "lộn ngược" của NPN này dễ gây tự kích hơn vi sai NPN...
Hoan hô bác anhkhois, topic này cực hay và bổ ích, kiểm soát được những thứ tưởng chừng rất đơn giản như thế này là khó lắm rồi, có một số bác thích những thứ hoành tráng hơn nhưng đâu biết rằng nó ngoài tầm tay )
